MathWorks加快 FPGA 在環(huán)驗證

HDL Verifier 增加新的 FPGA 硬件在環(huán)測試功能

中國北京 – 2016年12月15日 – MathWorks今日發(fā)布了HDL Verifier中的新功能，用來加快 FPGA 在環(huán)（FIL）驗證。利用新的 FIL 功能，可以更快地與 FPGA 板通信，實現(xiàn)更高的仿真時鐘頻率�，F(xiàn)在，系統(tǒng)工程師和研究人員可以自信地快速確認和驗證 FPGA 設(shè)計在系統(tǒng)中按預(yù)期方式工作，從而節(jié)省開發(fā)時間。

隨著信號處理、視覺影像處理和控制系統(tǒng)算法的復(fù)雜度不斷增加，在 FPGA 板上對硬件實現(xiàn)進行仿真，可以幫助驗證設(shè)計在其系統(tǒng)環(huán)境中的工作情況。用于 FIL 驗證的 HDL Verifier 自動設(shè)置 MATLAB 和 Simulink 測試環(huán)境，并將其與運行于 FPGA 開發(fā)板上的設(shè)計相連接。這有助于實現(xiàn)在實際硬件上運行的 FPGA 設(shè)計的高逼真度協(xié)同仿真，同時復(fù)用開發(fā)階段使用的測試環(huán)境。

R2016b 版允許工程師為其 FPGA 系統(tǒng)時鐘指定一個自定義頻率，時鐘頻率可比以前使用 FIL 的時候快五倍。對于在以 FPGA 為目標(biāo)時使用超頻因子的設(shè)計，如控制應(yīng)用程序，可以使用較大的數(shù)據(jù)輸出規(guī)模來提高吞吐量。工程師現(xiàn)在還可以利用 FIL（使用 PCI Express 接口）來加快 MATLAB 和 Simulink 以及 Xilinx KC705/VC707 和 Intel Cyclone V GT/Stratix V DSP 開發(fā)板之間的通信，仿真速度比千兆以太網(wǎng)快 3-4 倍。

“隨著電子系統(tǒng)日益復(fù)雜，作為驗證步驟，精確地驗證設(shè)計原型變得至關(guān)重要�！� MathWorks 的產(chǎn)品經(jīng)理 Jack Erickson 說，“現(xiàn)在，HDL Verifier 允許工程師在真實硬件上以現(xiàn)實的時鐘頻率快速運行設(shè)計，能夠從MATLAB/Simulink這樣方便的算法開發(fā)環(huán)境進行FPGA在環(huán)仿真，使硬件設(shè)計驗證大幅簡化。”

有關(guān) HDL Verifier 的更多信息，請訪問：mathworks.com/products/hdl-verifier

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