減少高精度DAC中的加電/斷電毛刺脈沖

該篇將分析對象限定為一個DAC，其中的輸出緩沖器在正常模式下被加電：零量程或中量程。文章將分析一下DAC輸出在高阻抗模式中被加電的情況。同時提出一個針對加電毛刺脈沖的數(shù)學模型，隨后給出一個盡可能減少此毛刺脈沖的電路板級解決方案。

這個分析與沒有加電毛刺脈沖減少 (POGR) 電路的DAC有關。第一部分列出了影響加電毛刺脈沖的因素。當DAC在電源斜升期間加電至高阻抗模式時，這個加電毛刺脈沖也可被視為一個在DAC的電壓輸出 (VOUT) 引腳上逐步累積形成的瞬態(tài)電荷。這個電荷積聚是由電源引腳，通過芯片內(nèi)部和外部的寄生電容，到VOUT 引腳的電容耦合造成的。需要注意的是，與加電毛刺脈沖相比（第一部分），這個毛刺脈沖本質(zhì)上說是AC毛刺脈沖。因此，它的幅度取決于電源斜升時間。在大多數(shù)多電源芯片中，數(shù)字電源和基準引腳有一個到VOUT 引腳比較弱的寄生路徑。因此，這些引腳不是造成加電/斷電毛刺脈沖的主導原因。

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