關(guān)鍵詞：電源、雙極、驅(qū)動器、電源設計小貼士、電源管理、模擬、半導體、Robert Kollman、德州儀器、TI

就許多中央處理器 (CPU) 而言，規(guī)范要求電源必須能夠提供大而快速的充電輸出電流，特別是當處理器變換工作模式的時候。例如，在 1V 的系統(tǒng)中，100 A/uS 負載瞬態(tài)可能會要求將電源電壓穩(wěn)定在 3% 以內(nèi)。解決這一問題的關(guān)鍵就是要認識到 這不僅僅是電源的問題，電源分配系統(tǒng)也是一個重要因素，而且在一款解決方案中我們是很難將這二者嚴格地劃清界限。

這些高 di/dt 要求的意義就在于電壓源必須具有非常低的電感。重新整理下面的公式并求解得到允許的電源電感：

在快速負載電流瞬態(tài)通道中電感僅為 0.3 nH。為了便于比較，我們來看一個四層電路板上的0.1 英寸 (0.25 cm) 寬電路板線跡所具有的電感大約為 0.7 nH/英寸 (0.3 nH/cm)。IC 封裝中接合線的典型電感在1 nH 范圍內(nèi)，印刷電路板的過孔電感在0.2 nH  范圍內(nèi)。

此外，還有一個與旁路電容有關(guān)的串聯(lián)電感，如圖 1 所示。頂部的曲線是貼裝在四層電路板上的一個22 uF、X5R、16V、1210 陶瓷電容的阻抗。正如我們所期望的那樣（100 kHz 以下），阻抗隨著頻率的增加而下降。然而，在800 kHz時有一個串聯(lián)電感，此時電容會變得有電感性。該電感（其可以從電容值和諧振頻率計算得出）為 1.7 nH，其大大高于我們 0.3 nH 的目標值。幸運的是，您可以使用并聯(lián)電容以降低有效的 ESL。圖 1 底部的曲線為兩個并聯(lián)電容的阻抗。有趣的是諧振變得稍微低了一些，這表明有效電感并不是絕對的一半�；�于諧振頻率，就兩個并聯(lián)的電容而言，新電感則為 1.0 nH 或ESL 下降 40%，而非下降 50%。這一結(jié)果可以歸結(jié)為兩個原因：互連電感和兩個電容之間的互感。