檢測(cè)LDMOS漏端電壓判斷是否過(guò)流方案

　　1 引言

　　由于電源適配器芯片中內(nèi)嵌集成或需要外部連接功率LDMOS 管，應(yīng)用中的LDMOS 管又需要直接和高壓相聯(lián)接并通過(guò)大電流(目前的LDMOS 管已經(jīng)能耐受數(shù)百乃至近千伏的高壓)。因此，如何保障芯片和LDMOS 管的安全工作是芯片設(shè)計(jì)的重點(diǎn)之一。

　　利用片上二極管正向壓降的負(fù)溫度特性來(lái)監(jiān)測(cè)芯片的熱狀態(tài)，進(jìn)而控制功率LDMOS 管的開(kāi)關(guān)是一種可行的安全設(shè)計(jì)方法。但是由于硅片存在熱惰性，故不能做到即時(shí)控制。該方法更適宜作安全設(shè)計(jì)的第二道防線。

　　從芯片設(shè)計(jì)看，要確保適配器芯片使用的安全性，比較好的方法應(yīng)該是直接監(jiān)測(cè)流經(jīng)LDMOS 管的大電流或LDMOS 管的漏極電壓，以實(shí)時(shí)監(jiān)控芯片的工作狀態(tài)。一般采取兩種方案：(一)在功率MOS 管源端對(duì)地串聯(lián)一個(gè)小電阻用于檢測(cè)源極電流，如圖1(a)所示;(二)是通過(guò)檢測(cè)電路監(jiān)控LDMOS 的漏端電壓，如圖1(b)所示。前一種方案至少有以下缺點(diǎn)：(1)由于工藝存在離散性，電阻值很難做到精確(誤差在20%左右);(2)源極串入電阻后，使原本導(dǎo)通電阻很大的LDMOS 管的管壓降進(jìn)一步增大，功率處理能力變?nèi)?(3)電阻上流過(guò)大電流，消耗了不必要的能量，降低了開(kāi)關(guān)電源的轉(zhuǎn)換效率。

　　圖1(a)串聯(lián)電阻檢測(cè)電流圖1(b)直接檢測(cè)漏端電壓

　　而采用后一種方案，因?yàn)槔�用了集成電路的特點(diǎn)(電壓采樣電路的電阻比精度很容易做到1%)，電路處理并不太復(fù)雜。重要的是LDMOS 管沒(méi)有源極串聯(lián)電阻，可減少能量損耗，不影響LDMOS 管的功率處理能力，提高了電源轉(zhuǎn)換效率。

　　直接檢測(cè)漏端電壓判斷LDMOS 是否過(guò)流的設(shè)計(jì)思想是在LDMOS 管導(dǎo)通時(shí)，通過(guò)采樣電路檢測(cè)LDMOS 漏端電壓，經(jīng)比較，過(guò)流比較器輸出一個(gè)低電平過(guò)流信號(hào)以關(guān)閉LDMOS 管;而在LDMOS 管截止期間，采樣電路不工作，同時(shí)為了提高可靠性將比較器窗口電平適度拉高。

　　圖2 是實(shí)現(xiàn)上述功能的電路框架圖，由過(guò)流比較模塊、控制邏輯等組成。

　　圖2 過(guò)流保護(hù)電路框架

　　2 電路設(shè)計(jì)

　　2.1 過(guò)流比較模塊

　　過(guò)流比較模塊主要由前沿消隱Leadedge、采樣電路Sample、比較電壓產(chǎn)生器ToCompare 和過(guò)流比較器Comparator 等組成，如圖3 所示。

　　前沿消隱電路由于存在片上寄生或外接電容和電感的影響，在LDMOS 管開(kāi)啟的瞬間，會(huì)在LDMOS 管漏極輸出端出現(xiàn)尖峰電壓，可能造成過(guò)流誤判。必須增設(shè)前沿消隱電路，即對(duì)LDMOS 管柵控電壓產(chǎn)生一個(gè)時(shí)間延遲，使在LDMOS 管開(kāi)啟的瞬間將過(guò)流比較器閉鎖，等到尖峰通過(guò)后，再對(duì)LDMOS 管漏極信號(hào)進(jìn)行采樣測(cè)量和過(guò)流判斷，從而消除漏電壓尖峰的影響。如圖3 所示，我們?cè)谄渲屑尤胍粋�(gè)偏置在固定電壓V(BIASN)的NMOS 管，它相當(dāng)于一個(gè)固定電流源，以限制電容放電的時(shí)間。

　　圖3 過(guò)流比較模塊電路圖

　　合理設(shè)計(jì)相關(guān)的器件參數(shù)可以控制延遲時(shí)間的大小。

　　采樣電路用開(kāi)關(guān)控制電路實(shí)現(xiàn)對(duì)LDMOS 漏端的周期性電壓采樣，其中分壓電路可采用大阻值有比電路結(jié)構(gòu)。根據(jù)集成電路的特點(diǎn)，電阻比值的誤差很容易被控制在1%范圍之內(nèi)。

　　當(dāng)LDMOS 的柵電壓V (GATE) 為高，即LDMOS 管導(dǎo)通時(shí)，使圖3 中的采樣開(kāi)關(guān)管M10(具有較高耐壓和較低導(dǎo)通電阻特性)也導(dǎo)通，同時(shí)開(kāi)始采集LDMOS 管的飽和漏極電壓;而當(dāng)LDMOS 管的柵電壓V(GATE)為低，即LDMOS 管關(guān)閉時(shí)(非過(guò)流現(xiàn)象)，采樣電路則不工作。

　　 比較電壓產(chǎn)生器的電路工作原理如下：由于過(guò)流狀態(tài)只發(fā)生在功率LDMOS 管柵極為高電平狀態(tài)。故當(dāng)V(GATEDelayed)為低電平時(shí)，I1、I2和I3將同時(shí)對(duì)電容Ccompare充電， 使比較電壓V(Compare) 值升高�？紤]到采樣電壓較大值為2.5V，為避免誤操作，可設(shè)置比較電壓值為2.7 V，以使后繼比較電路工作的門(mén)限電平增加，提高抗干擾能力;與此同時(shí)，采樣電容Csample將通過(guò)電阻R2快速放電，使采樣電壓V(Sample)快速變?yōu)榱�，即相�?yīng)輸出為非過(guò)流狀態(tài)。

　　而當(dāng)柵極電壓V(GATEDelayed)為高電平時(shí)，輸出比較電壓則變?yōu)閂(Compare)=I1×R3=1.0 V。

　　過(guò)流比較器過(guò)流比較器采用常見(jiàn)的NPN 差分對(duì)管的輸入方式，恒流源偏置。與傳統(tǒng)恒流源偏置略有不同的是在偏置電路中增加了MOS 開(kāi)關(guān)，當(dāng)V(GATE)為高時(shí)(此時(shí)LDMOS 和該MOS 開(kāi)關(guān)同時(shí)導(dǎo)通)，電路圖左側(cè)恒流源工作，使總偏置電流變大，輸出緩沖級(jí)的驅(qū)動(dòng)電流增大，比較電路速度加快;在V(GATE)為低時(shí)，左側(cè)的恒流源不工作，總偏置電流變小(此時(shí)LDMOS 不導(dǎo)通，過(guò)流比較器處于閑置狀態(tài))，為節(jié)能模式。

　　2.2 控制邏輯

　　控制邏輯模塊如圖4 所示，該模塊直接控制LDMOS 的開(kāi)關(guān)。PULSE 信號(hào)的上升沿對(duì)應(yīng)是CLOCK 時(shí)鐘的開(kāi)始，PULSE 信號(hào)與時(shí)鐘CLOCK 的關(guān)系如圖9 所示。當(dāng)發(fā)生過(guò)流時(shí)，OVERCURRENT信號(hào)為低，觸發(fā)器R 端為高，Q 為低，GateSwitch 信號(hào)為低，關(guān)斷LDMOS，從而實(shí)現(xiàn)過(guò)流保護(hù)功能。

　　圖4 控制邏輯電路圖

　　3 仿真結(jié)果

　　我們利用BCD 高壓工藝，在cadence 環(huán)境下進(jìn)行電路仿真驗(yàn)證。結(jié)果如下：

　　前沿消隱電路的仿真仿真條件：取電源電壓為5.8 V，2 pF 的電容在10μA 的放電電流情況下，延遲時(shí)間為T(mén)delay=C*0.

　　5VDD/I =2p*2.9/10μ= 0.58μs，仿真結(jié)果如圖5 所示。

　　圖5 前沿消隱電路仿真

　　采樣電路的仿真

　　設(shè)檢測(cè)端電壓一般在10～50 V 之間變化，我們?cè)O(shè)置V(Detect)=SIN(30,20,50 k);周期為20μS;又設(shè)在采樣周期內(nèi)，比較電壓為1 V;依據(jù)LDMOS管導(dǎo)通特性，設(shè)輸出漏電壓高于某值(本例為20伏)為過(guò)流，則分壓比設(shè)計(jì)為K = R4/ ( R3+R4)=5 k/(5 k+95 k)=1/20， 于是得到采樣電壓值為V(Sample)=V(Detect)*k =SIN(1.5,1,50 k)，即較大值為2.5，較小值為0.5。同樣地，我們?cè)诓蓸与娐份敵龆思由弦粋�(gè)電容以消除電壓尖峰影響。該采樣電路仿真結(jié)果如圖6 所示。

　　圖6 采樣電路仿真

　　比較電壓產(chǎn)生器的仿真

　　在比較電壓產(chǎn)生器輸出端應(yīng)加上電容Ccompare，以消除由于開(kāi)關(guān)管導(dǎo)通的瞬間在Ccompare端產(chǎn)生的尖峰電壓，仿真結(jié)果如圖7 所示，其中虛/ 實(shí)線分別為有無(wú)電容存在時(shí)的仿真結(jié)果。顯然，電容Ccompare的存在極大地改善了輸出波形。電容Ccompare大小的選擇，應(yīng)該權(quán)衡消峰效果、充電速度和芯片面積消耗間關(guān)系。

　　圖7 添加電容Ccompare 前后的比較

　　本例中，取Ccompare為4 pF。過(guò)流保護(hù)電路模塊的仿真

　　對(duì)圖3 進(jìn)行電路仿真，電源電壓VCC 為5.8 V，LDMOS 漏端檢測(cè)電壓在10～50 V 之間，柵端電壓脈沖頻率為132 kHz，占空比為60%的方波，SPICE仿真條件設(shè)置為VCC=5.8 V，V (Detect)= SIN(30,20,50k)，V (Gate)=PULSE(0,5.8,0.5u,0.5u,0.5u,3u,7u)，仿真結(jié)果如圖8 所示。在1.26 uS~4.17 uS 和8.25 uS~11.2 uS 這兩個(gè)采樣區(qū)間內(nèi)，采樣電壓V(Sample)較比較電壓V(Compare)大，輸出為低電平(過(guò)流保護(hù)，低電平有效);在15.2 uS~18.2 uS 采樣區(qū)間內(nèi)，采樣電壓V (Sample) 較比較電壓V(Compare)小，輸出為高電平，對(duì)應(yīng)不發(fā)生過(guò)流情況;其他時(shí)間段內(nèi)柵電壓處于低電平，對(duì)應(yīng)LDMOS處于關(guān)斷態(tài)，不可能發(fā)生過(guò)流，故過(guò)流輸出信號(hào)OverCurrent 為高電平。仿真結(jié)果表明，該電路確實(shí)能很好地實(shí)現(xiàn)過(guò)流保護(hù)的功能。

　　圖8 過(guò)流保護(hù)電路仿真結(jié)果

　　控制邏輯電路的仿真

　　在圖4 所示的控制邏輯中，設(shè)置時(shí)鐘CLOCK為PULSE (0,5.8,0,0,0,4u,7u)， 過(guò)流信號(hào)OVERCURRENT 在15us 時(shí)從高電平跳變?yōu)榈碗娖�，進(jìn)行仿真。PULSE 信號(hào)記錄了CLOCK 信號(hào)的開(kāi)始， 并周期性檢測(cè)過(guò)流信號(hào)。當(dāng)過(guò)流信號(hào)OVERCURRENT 低電平有效時(shí)，R 為高電平，將RS觸發(fā)器輸出Q 復(fù)位為低電平，此時(shí)FC 為高電平，柵控信號(hào)GateSwitch 輸出為低電平，關(guān)斷LDMOS。仿真結(jié)果如圖9(b)所示。

　　圖9 控制邏輯電路的仿真

　　閉環(huán)控制電路的整體仿真

　　如圖10 所示，圖3 電路和外接LDMOS 形成一個(gè)閉環(huán)控制系統(tǒng)。仿真結(jié)果如圖11 所示：在沒(méi)有發(fā)生過(guò)流時(shí)，柵極電壓的占空比較大;有過(guò)流發(fā)生時(shí)，過(guò)流信號(hào)OverCurrent 將柵極電壓強(qiáng)制設(shè)置為低電平，關(guān)斷LDMOS，從而達(dá)到了過(guò)流保護(hù)效果。

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